# saho:/home/hidetomo/RCNP/FPGA/NBLP/Manual/blp_memo_v1_1.txt ＊＊＊＊＊J11使用時のＢＬＰシステムについて＊＊＊＊＊ FPGA を用いた Beam Line Polarimeter 回路　使用マニュアル 1996.7.25. T.N. ver.0.2 1997.2.9. H.P.Yoshida ver.1.0 1997.11.15. H.P.Yoshida ver.1.1 2002.04.10. H.P.Yoshida ０）コメント このマニュアルは、回路調整中心で、DAQについては省略しています。 DAQの立ち上げ等は、kasuga1の /home.kasuga1/tamidaq/daq/doc/daq_manual を参考にして下さい。 ver.1.1：旧システムの覚え書き １）ハードウエア結線（概観） Clock | Spin_UP_bar | | O.Reg.(#1-1,2,3, #2-1) | | | V V V +------------------+ | |--> J11_Int_1,Int_2 PMT -> Splitter -> CFD -> CAMAC_Delay ->|Univ. Logic (FPGA)|--> (計数室Scaler) | | |LeCroy 2366 |--> ADC_Gate | | | |--> TDC_Start | | | |--> I.P.Reg. | | '------------------' (Gate,ch2,3,13,14) | +--> 250ns_Logic_Delay --> TDC_Stop +--> 250ns_Cable_Delay --> ADC_Input 　●LC2366 の入力後最初の段階で各PMTからの信号をRF信号とシンクロナイズし、そ の後は Clock 動作を行っています。 　●Clock は AVFのRFの倍周波数とし、True/Accidentalの評価を簡略化。 そのため、加速エネルギーに合わせて若干の回路調整が必要である。 　●データ収集用 Busy 信号のとり回しも LC2366 内で行ってます。 ＜回路の場所（2002.4.10現在）＞ ＢＬＰの回路ラックは、ＧＲ台車上の回路群の茶色のケーブル接続パネルのひとつ 左隣のラックです。 このマニュアル上の呼び方 上から１番目：ADC 用 Cable Delay ：BLPDLY 上から２番目：BLP 用 CAMAC クレート ：BLPCMC 上から３番目：BLP 用 NIM クレート １ ：BLPNM1 上から４番目：BLP 用 NIM クレート ２ ：BLPNM2 （ネットワーク機器） 一番下 ：VME04（データ収集用ＶＭＥ）：BLPVME ３） 回路動作チェック （DAQ の設定は終わっているものとする） ３ー１）Clock( LC2366 への入力 Clock ) の準備 *** 　 同軸ケーブルによる信号の歪みが大きいために、実験室へはAVFのRF周波数 （のロジック信号）を送り、現地で倍周波数のClockを発生させている。 粒子が加速されているのに実験室に RF 信号が来ていない場合は、計数室でRF 1/1 のロジック信号の幅を確認してください。 実験室へは可変Delayを経由して送っています。 *** (a) RF 信号が実験室に来ていない時に回路チェックする場合 ＜BLP Test Clock(RF sim) ＞ の丸タグの着いた信号線を BLPNM1 クレート の左端の module(Logic unit) の一番下の ch に入力する。 注）後に実験室に RF 信号が来たら以下の(b)を行なってください。 (b) RF 信号が実験室に来ている場合 ＜BLP RF 1/1 ＞ の丸タグの着いた信号線を BLPNM1 クレートの左端の module(Logic unit) の一番下の ch に入力する。 　 (c)上記の出力にDelayをかけ、これともとの出力に加える（このmoduleの一つ上 の ch ）ことによってRFの倍周波を発生している。 Delay を調整してHigh/Low時間幅の等しいClockとする。 ３ー２）タイミング調整 ＊＊＊以下はビームが出た後に計数室で行なう＊＊＊ 　　Clockの境目に入力信号が来ると True/Chanceの判断ミスが起こる。このため、 Clockの中央に入力信号が来る様、RF もしくは各ch の Delayを調整する必要が あります。 　 (d)計数室から西実験室に送っている RF に入っている Delay を調整する。 TDCスペクトルをモニターしながら 6ns ステップほどで変化させ、TDC上での 信号入力範囲を調べる。 True と Chance では TDC の入るところが異り、境目に来ると Coin 出来なく て Event がなくなったり、 TDC の値が Chance 側に飛んだりします。 　 (e)Delayを調整して、両隣が境界にかからない所にピークを持ってくる。まずは、 BLP1とBLP2のうち片方を計数室のDelayで合わせ、他方は CAMAC Delay(LC4518) で Delay を加えることによって合わせてください。 0-7ch : BLP1(L,L',R,R',U,U',D,D') 8-15ch : BLP2(L,L',R,R',U,U',D,D') GR2> nfa 6 16 ch# N これで、N x 8ns Delay が加わりTDC見える領域がチャンネルの小さい方にず れます。 経験的にいって、BLP2に計数室のDelayで合わせると、BLP1のL,L'（場合によっ てはR,R'も）に CAMAC Delay で、8ns Delayを加えると合う場合が多いです。 ３ー３）データの間引き率の変更とDownload 　○間引き率の変更 : 間引き率 1/N（初期設定1/10） GR4> nfa 7 16 1 N 　○初期化(間引き率 = 1/10) VME(GR4)上で、 GR4> blpinit 　●LC2366のみのDownloadをし直す時はVME(GR2)上で、 GR4> xlinxload 0 7 blp.bit GR4> nfa 7 16 1 N なお，これを行った後には，J11をInitialize(j11init)し直す必要がある。 ４）回路チェック ４ー１）テストパルス テスト用パルス（模擬シグナル）を丸タグ＜Test Signal I＞＜Test Signal II＞ として用意してあります。 通常はBLPCMC クレートの左にかけてある。 BLPCMC クレートの一番左の module(station 1,2) が BLP Signal の divider に なっているので、そこに Test Signal I,II を BLP のコインのセット（例えば、 BLP1 のL,L）に入れる（この時、I を小さい ch 側にいれる） BLPNM1 クレートの左から３番目から５番目までの Dual Delay で Test Signal I, Test Signal II の相関を変えることができる。Test Signal I, II のタイミング があっていなければ、この Delay で調整します。 ４ー２）簡易チェック BLPCMC クレートの station 7 の LC2366 が BLP Signail の coincedence & trigger module であるが、これの上部にに 緑と黄の LED が着いてます。 緑は trigger request があればその rate に応じた頻度で点滅します。 これが点滅してなければ、４ー１）の Dual Delay で調整してください。 黄は trigger accept があればその rate に応じた頻度で点滅する。 緑は点滅していて黄が点滅してなければ、Veto が入ったまま（DAQ が止っている、 または、いずれのHATA入っていない）の状態と判断できます。 テストパルスが十分な rate(1kcps程度) であるのに緑は点滅、黄が非常にゆっく り点滅であれば、DAQ 系が正常に動いていないと判断できます。 ４ー３）回路チェック saho 上 /home/hidetomo/RCNP/FPGA/NBLP/IOmemo/BLPIO_v3 が、LC2366 の IO map になってます。 この map を参考に LC2366 の ECL 接続と ECL-NIM level transfer等で信号チェッ クをしてください。 ex. D-04 ： Trigger after veto(live) D-09 ： Busy（DAQ の Event 処理にかかっている間立つ）