# /home/hidetomo/RCNP/FPGA/Manuals/Maintrig/las_users_txt_v0_1_1 # # ver 0.0.1 13-Nov-1997 by Hidetomo Yoshida # ver 0.1.1 1?-Jul-1998 by Hidetomo Yoshida # ver 0.1.3 19-DEC-1998 by Hidetomo Yoshida # （簡易版） ０） 序 RCNP WNコースの LAS first Trigger 回路の使い方（簡易版） ついて説明します。 以下の内容 I） 概略 II） 回路設定 III) 変更できるTrigger条件について IV) I/O Map ... I） 概略 II） 回路設定 II-1) LAS first Trigger 回路の初期設定 （注）VME01 上です。 1. FPGA Trigger 回路イニシャライズファイルの設定。 まず、VME01 にログインします。 イニシャライズ用のファイルは /h0/rcmds のディレクトリにおくので、 そのディレクトリに移動します。 このディレクトリに triginit_las と inittrig_las_nfa というファ イルを置いておく必要があります。 すでにいくつかのトリガイニシャライズファイルは、用意されており、 そのファイルは /h0/rcmds/trig に置いてあります。 存在する場合、そのファイルを triginit_las と inittrig_las_nfa という名前で /h0/rcmds にコピーします。 例えば、LAS標準 の設定の場合には、（ /h0/rcmds にいたとして） GR1> del triginit_las GR1> copy trig/triginit_las_std triginit_las GR1> del inittrig_las_nfa GR1> copy trig/inittrig_las_nfa_std inittrig_las_nfa 存在しない場合は、編集して作る必要があります。 GR1> emacs triginit_las 現在、存在しない場合は、FPGAのダウンロードファイル自体を製作しな くては行けない可能性があります。 2. すでに存在するイニシャライズファイル ○triginit_las setting | triginit_las | inittrig_las_nfa ------------------+-----------------------+--------------------- LAS standerd VDC | triginit_las_std | inittrig_las_nfa_std LAS 2nd FPP | triginit_las_lfpp | inittrig_las_nfa_lfpp (pp Gamma) | triginit_las_ppg_97Nov| inittrig_las_nfa_ppg_97Nov II-2) LAS first Trigger 回路のイニシャライズ LAS first Trigger 回路を VME01 でイニシャライズします。 GR1> triginit_las GR1> cfdinit_las . . CAMAC ファンクションで設定する設定値だけをイニシャライズすると きは、 GR1> inittrig_las_nfa を実行して下さい。 II-3) Data 読みだし系(FERA,3377)の初期設定 詳しくは、TamiDAQ マニュアル miho:/home/tamii/daq/info/daq_manual を参考にして下さい。 （注）どのVMEで行なうかを注意して下さい。 1.標準LAS（VDC）の場合 GR1> 3377init_las GR5> ferainit_las 2.2nd FPP（MVDC）の場合 GR1> 3377init_mwdc GR5> ferainit_mwdc III) 変更できるTrigger条件について FPGA内でいくつかのsignalを選んでそれらのORからsignalを２つ作り、 その２つのSignalのANDをとってトリガーとして出します。（両方に同 じものを選ぶこともできます。） Veto Scintillator 用にveto signalの選択もできるようになっていま す。 いずれも、FPGA(2366)に入れる前のタイミング調整が必要である。 III-1) LAS first Trigger logic 選び方は、そのsignalに振られているBitを立てて選びます。 どのbitに振られているかは、IV) のI/O Mapを参考にして下さい。 CAMAC function (n=10), Trigger signal I : f=17, a=1〜3 （setで使う） Trigger signal II : f=17, a=5〜8 （setで使う） Veto signal : f=17, a=4 signal II の方にタイミングを決めるものを入れるようにして下さい。 例えば、Scintillator １枚目（Mean Timer後）と Scintillator ２枚 目（Mean Timer後）とのcoincedenceでTriggerを出す場合（タイミング は２枚目）は、 signal I について GR1> nfa 10 17 1 b10 GR1> nfa 10 17 2 b0 GR1> nfa 10 17 3 b0 signal II について GR1> nfa 10 17 5 b1 GR1> nfa 10 17 6 b0 GR1> nfa 10 17 7 b0 GR1> nfa 10 17 8 b0 （b はbite order。なかったら１０進１６進に変換して打ち込んで下さい。） III-2) LAS first Trigger veto Sampling GR1> nfa 10 17 0 K （読みだし : GR1> nfa 10 1 0） 全取り込み : K = 1 1/K取り込み : K 全veto有効 : K = 0 III-3) Example of initialize file Initialize file を用意している２つの設定について。 （16進数で記述。） 1. LAS standerd VDC file:inittrig_las_nfa_std * veto sampling(single event) 1/K=1/0 nfa 10 9 0 nfa 10 17 0 0 * select trigger signal I * B-4 or B-5 or B-6 -> (S4 or S5 or S6) after MT nfa 10 17 1 x0038 nfa 10 17 2 x0000 nfa 10 17 3 x0000 * select trigger signal II * B-1 or B-2 or B-3 -> (S1 or S2 or S3) after MT nfa 10 17 5 x0007 nfa 10 17 6 x0000 nfa 10 17 7 x0000 nfa 10 17 8 x0000 * select trigger veto * no veto signal nfa 10 17 4 x0000 2. LAS 2nd FPP file:inittrig_las_nfa_lfpp * veto sampling(single event) 1/K=1/0 nfa 10 17 0 0 * select trigger signal I * B-0 or B-1 -> (S2 or S3) after MT nfa 10 17 1 x0003 nfa 10 17 2 x0000 nfa 10 17 3 x0000 * select trigger signal II * B-9 -> S1 after MT nfa 10 17 5 x0200 nfa 10 17 6 x0000 nfa 10 17 7 x0000 nfa 10 17 8 x0000 nfa 10 17 9 x0000 * select trigger veto * B-6 or B-7 -> S14 or S15 nfa 10 17 4 x00c0 IV) I/O Map IV-1) Trigger Signals I/O Map S1-L : scintillator １枚目の L側 S1-1 : scintillator １枚目の 読みだし1側 S1-MT : scintillator １枚目の MT 後 (nfa)AI : Trigger logic のCAMAC function の nfa の対応する a(Signal I) AII : Trigger logic のCAMAC function の nfa の対応する a(Signal II) B : 何Bit目に当てているか B block | (nfa) | | | FPGA input | AI AII B | LAS standerd | 2nd FPP | -----------+-----------+--------------+----------+ defaults B-1 | 1 5 1 | S1-MT | S2-MT | B-2 | 1 5 2 | S2-MT | S3-MT | B-3 | 1 5 3 | S3-MT | S4-MT | B-4 | 1 5 4 | S4-MT | S5-MT | B-5 | 1 5 5 | S5-MT | S6-MT | B-6 | 1 5 6 | S6-MT | S7-MT | not standerd B-7 | 1 5 7 | not used | S14-1 | B-8 | 1 5 8 | not used | S15-2 | defaults B-9 | initialization signal user difined | reserved | LAS Single FPGA B-10 | 1 5 10 | ***** | S1-MT | External Veto B-11 | 1 5 11 | ***** | S8-MT | FERA Req B-12 | 1 5 12 | ***** | S9-MT | 3377 transfer end(TEND) B-13 | 1 5 13 | ***** | S10-MT | B-14 | 1 5 14 | ***** | S11-MT | (spin up) B-15 | 1 5 15 | ***** | S12-MT | (CAVE HATA) B-16 | 1 5 16 | ***** | S13-MT | (WN HATA) C block user difined | (nfa) | | | FPGA input | AI AII B | LAS standerd | 2nd FPP | -----------+-----------+--------------+----------+ C-1 | 2 6 1 | S1-L | S2-1 | C-2 | 2 6 2 | S1-R | S2-2 | C-3 | 2 6 3 | S2-L | S3-1 | C-4 | 2 6 4 | S2-R | S3-2 | C-5 | 2 6 5 | S3-L | S4-1 | C-6 | 2 6 6 | S3-R | S4-2 | C-7 | 2 6 7 | S4-L | S5-1 | C-8 | 2 6 8 | S4-R | S5-2 | C-9 | 2 6 9 | S5-L | S6-1 | C-10 | 2 6 10 | S5-R | S6-2 | C-11 | 2 6 11 | S6-L | S7-1 | C-12 | 2 6 12 | S6-R | S7-2 | C-13 | 2 6 13 | not used | not used | C-14 | 2 6 14 | not used | not used | C-15 | 2 6 15 | not used | not used | C-16 | 2 6 16 | not used | not used | IV-2) DAQ Signals I/O Map A block defaults | reserved FPGA output| LAS standerd or 2nd FPP | LAS Single FPGA -----------+-----------------------------+---------------- A-1 | Trig LAS : LAS first Trigger| LAS Trigger A-2 | not used(reserved) | FERA Fast Clear A-3 | not used(throgh pulse -> ) | FERA MPI A-4 | not used(throgh pulse -> ) | FCET Trigger A-5 | not used(throgh pulse -> ) | 3377 Fast Clear A-6 | not used(throgh pulse -> ) | 3377 REN A-7 | not used(throgh pulse -> ) | FERA Busy A-8 | not used(throgh pulse -> ) | 3377 Busy *These channels are not used for FPGA outputs, but used for control signal between GR and LAS panel. A-9 | LAS GAI | LAS GAI A-10 | LAS scaler CLR | LAS scaler CLR A-11 | not used | LAS FERA WAI A-12 | LAS 3377 WAI | LAS 3377 WAI A-13 | not used | LAS FERA WSO A-14 | LAS 3377 WSO | LAS 3377 WSO A-15 | not used | A-16 | LAS 3377 transfer end(TEND) | LAS 3377 transfer end(TEND) D block defaults | reserved FPGA output| LAS standerd or 2nd FPP | LAS Single FPGA -----------+--------------------------+---------------- D-1 | GND | GND D-2 | LAS trigger before veto | LAS trigger request D-3 | LAS trigger after veto | LAS trigger accept D-4 | not sampling state | (scaler outputs) D-5 | veto signal | .. D-6 | Trigger Signal I | .. D-7 | Trigger Signal II | .. D-8 | FPP event sample | .. D-9 | GND | IPR gate D-10 | LAS event (for IPR #8,9) | LAS event (for IPR #8) D-11 | GND | coincidence event (for IPR #9) D-12 | LAS 2nd FPP Event | LAS 2nd FPP Event (for IPR #10) D-13 | not used | 3377 Busy D-14 | not used | 3377 Busy D-15 | Sampling state | 3377 Busy D-16 | coincidence state | 3377 Busy V) FERA, FERET 読みだしシンチ FERET I : FERET １台目 (VSN=91, CAMAC station No. 15) FERET II : FERET ２台目 (VSN=92, CAMAC station No. 16) FERA I : FERA １台目 (VSN=11, CAMAC station No. 17) FERA II : FERA ２台目 (VSN=12, CAMAC station No. 18) (SEG ) : Segment Scintillator FERET I | FERA I | LAS standerd | 2nd FPP | ----------+--------------+----------+ Ch-1 | S1-L | S2-1 | Ch-2 | S2-L | S3-1 | Ch-3 | S3-L | S4-1 | Ch-4 | S4-L | S5-1 | Ch-5 | S5-L | S6-1 | Ch-6 | S6-L | S7-1 | Ch-7 | (SEG-1 ) | S8-1 | Ch-8 | (SEG-3 ) | S9-1 | Ch-9 | (SEG-5 ) | S10-1 | Ch-10 | (SEG-7 ) | S11-1 | Ch-11 | (SEG-9 ) | S12-1 | Ch-12 | (SEG-11) | S13-1 | Ch-13 | ***** | S14-1 | Ch-14 | ***** | S15-1 | Ch-15 | ***** | ***** | Ch-16 | ***** | S1-1 | FERET II| FERA II | LAS standerd | 2nd FPP | ----------+--------------+----------+ Ch-1 | S1-R | S2-2 | Ch-2 | S2-R | S3-2 | Ch-3 | S3-R | S4-2 | Ch-4 | S4-R | S5-2 | Ch-5 | S5-R | S6-2 | Ch-6 | S6-R | S7-2 | Ch-7 | (SEG-2 ) | S8-2 | Ch-8 | (SEG-4 ) | S9-2 | Ch-9 | (SEG-6 ) | S10-2 | Ch-10 | (SEG-8 ) | S11-2 | Ch-11 | (SEG-10) | S12-2 | Ch-12 | (SEG-12) | S13-2 | Ch-13 | ***** | ***** | Ch-14 | ***** | (RF1/2) | RF : TDC only Ch-15 | ***** | ***** | Ch-16 | ***** | S1-2 |