#/home/hidetomo/RCNP/FPGA/Manuals/Maintrig/sample_users_txt_v0_1_3 # # ver 0.0.1 19-Jul-1997 by Hidetomo Yoshida # ver 0.1.2 25-Sep-1997 by Hidetomo Yoshida # （簡易版） ０） 序 RCNP WNコースの Trigger 回路の使い方（簡易版）ついて説明します。 これは、moduleとして、操作の使い方に絞っているので、回路の内容、立ちあげ には触れていません。回路の内容については、別のマニュアル（今後執筆予定） を、立ちあげについては、民井さんのマニュアル（daq_manual.txt.v1.0）、ま たは、吉田のmaintrig_users_txt_v?_?_?を参照して下さい。 （加筆中） 以下の内容 I） 概略 II） 回路設定 III) 変更できるTrigger条件について IV) I/O Map VI) 出力の変更 ... I） 概略 カウンターの組合せにより、以下の実験パターンのダウンロードファイルを 用意してあります。 counter combination | 略称 | 実験例 -------------------------+-----------+---------------------- GR Single | GR-S | GR + another event(J11) | GR-J | Si-ball,γ-decay GR + another event(fera) | GR-F | LiBe GR + another event + FPP | GR-C-FPP| 0pol-2 GR + FPP | GRFPP | 0pol,Q-para GR + FPP + LAS | GRF-L | (p,pp) GR + LAS | GR-L | (p,pγ) GR + LAS + J11 | GR-L-J | GR + LAS + FERA | GR-L-F | II） 回路設定 II-1) Main Trigger 回路の初期設定 VME06上でのFPGA Trigger 回路イニシャライズファイル、triginit と inittrig_slct というファイルのコピーは既に終っているものと前提し ます。（maintrig_users_txt_v?_?_?） 初め、または、回路のダウンロードが正しく行なわれていないと思われ る時はトリガ回路を VME06 でイニシャライズします。 GR6> triginit . . CAMAC ファンクションで設定する設定値だけをイニシャライズすると きは、 GR6> inittrig_slct を実行して下さい。 II-2) BLP Trigger 回路の初期設定 VME04上でのFPGA Trigger 回路イニシャライズファイル、blpinitという ファイルのコピーは既に終っているものと前提し ます。（maintrig_users_txt_v?_?_?） 初め、または、回路のダウンロードが正しく行なわれていないと思われ る時はトリガ回路を VME06 でイニシャライズします。 GR4> blpinit III) 変更できるTrigger条件について III-1) Main Trigger 1. 変更できるもの (A)GR single sampling :nfa 14 16 1 K (B)LAS single sampling :nfa 14 16 2 M (C)2nd level sampling :nfa 15 16 1 N (D)coincidence delay :nfa 14 17 0 I (E)coincidence gate :nfa 14 17 1 J (F)trigger definition :nfa 14 17 3 bUTSR （注）coincidence gate and delay GR FP : -----+ +------------------------ |_| COIN gate : ---------------+ +------- : |____________| : : : :<-delay->:<---gate--->: 2. ファイルによって変更できるものは、異なる。 (mode) | -----------------+----------------- GR-S | A GR-J | A,D,E(,B *) GR-F | A,D,E(,B *) GR-C-FPP | A,C,D,E,F(,B *) GRFPP | A,C,F GRF-L | A,B,C,E GR-L | A,B,E(,C) GR-L-J | A,B,E GR-L-F | A,B,E 3. 変更（CAMAC Fanction） (A)GR single sampling GR6> nfa 14 16 1 K （読みだし : GR6> nfa 14 0 1 ） K : GR-Single Event Sampling 1/K (K < 2^16) 全取り込み : K = 1 1/K 間引き : K 全捨て : K = 0 (B)LAS single sampling GR6> nfa 14 16 2 M （読みだし : GR6> nfa 14 0 2 ） M : LAS-Single Event Sampling 1/M (M < 2^16) 全取り込み : M = 1 1/M 間引き : M 全捨て : M = 0 (*注)GR-J,GR-Fについては、GRではない方のイベント（Aとする）について のSampling。ただし、これはテスト専用。M = 0 のとき、通常のcoincedence mode（全捨てではない！）。M > 0 の時は、A-Single Event として取り込む。 （GRの信号は無視する。） (C)2nd level sampling GR6> nfa 15 16 1 N （読みだし : GR6> nfa 15 0 1 ） N : 2nd level Event Sampling 1/N (N < 2^16) 全取り込み : N = 1 1/N 間引き : N 全2nd level : N = 0 (D)coincidence delay (I < 2^6 or 2^8) GR6> nfa 14 17 0 I （読みだし GR6> nfa 14 1 0 ） これで、GR FP signal に対して約 25 x (I + 2) ns delay して、coincidence gate が立ちます。（当然、I < 0 にはできない。） たとえば、 GR6> nfa 14 17 0 6 なら、約200ns delayです。 ただし、I=0のときだけは、GR FP signal に対して立ち下がりの揺 れはないが、I > 0 では、25 ns の幅で立ち下がりがジッターする。 (E)coincidence gate (J < 2^6 or 2^8) GR6> nfa 14 17 1 J （読みだし GR6> nfa 14 1 1 ） これで、（確実にCoinの取れるgateは）約 25 x (J + 2) ns の幅で開きます。 たとえば、 GR6> nfa 14 17 1 38 なら、gate 幅は、約1.0 micro sec です。 立ち上がりは25 ns の幅でジッターするので、立ち上がり付近では COINしたり、しなかったりするtimingのものがある。 (F)trigger definition GR6> nfa 14 17 3 bUTSR （読みだし GR6> nfa 14 1 3 ） （bRSTUのbはバイトオーダーのb） 現在、GRFPP用（とLASFPP用）にしかついていないので、ここでは、 それのみについて説明する。 GRのトリガーシグナルとして次の５つの（シンチの）信号を受けている。 VDC後１枚目 :GR-0 VDC後２枚目( or ジョーカーシンチ） :GR-1 R 1bit目 カーボンブロック前 :GR-2 S 2bit目 Hodoscope-X :GR-3 T 3bit目 Hodoscope-Y :GR-4 U 4bit目 GR-0は常に条件として入っており、このシグナルのタイミングでトリガー が出る。 FPP標準では、GR-0、GR-2、GR-3、GR-4 のANDがトリガー条件。 このときは、nfa 14 17 3 b0001 つまり、トリガー条件として、GR-Xを条件から外す時は、Xビット目を立 てる。 その他の例をあげると、0polでは、GR-0、GR-2、GR-3のANDがトリガー条件。 このときは、nfa 14 17 3 b1001 ジョーカーシンチを含む時は、5つ全ての信号ののANDがトリガー条件。 このときは、nfa 14 17 3 b0000 となる。 IV-2) BLP Trigger 1. 変更できるもの J11 Trigger sampling 2. 変更（CAMAC Fanction） J11 Trigger sampling GR2> nfa 7 16 1 K （読みだし : GR6> nfa 7 0 1 ） K : J11 Trigger Sampling 1/K (K < 2^16) 全取り込み : K = 1 1/K 間引き : K 全捨て : K = 0