#/home/hidetomo/dec_hide/RCNP/FPGA/Manuals/Maintrig/glc_memo
GLC Trigger 回路メモ
GLC(GR + LAS + another(ex.decay) event)
0) 序
ここで another detector は便宜上 SSD と呼んでます。
Trigger 条件は (GR FP)&(LAS FPP) COIN 、
かつ、GR Single の Sampling と LAS Single の Sampling
を取れます。
（SSD は Trigger 条件には参加してません）
このマニュアルは SSD 用の FERA 系が１つの場合です。
外付け FERA を２系統の場合は glc_2f_memo を参照してください。
データは、以下の５系統。（: Gate の Timing）
(a)GR FERA(FERET) : GR FP Timing (SSD TDCも含みます)
(b)GR 3377 : GR FP Timing
(c)SSD FERA(3351) : SSD Timing
(d)LAS FERA(FERET): LAS FP Timing
(e)LAS 3377 : LAS FP Timing
(c)について、ハード的にはLeCroy Mem の３系統目（RDTM用と差し換え）か４系
統目のを使用してください。３系統目の場合はWSO(A),WAI(A)のタグがある
LEMOケーブルを、４系統目の場合はWSO(B),WAI(B)のタグがあるケーブルをSSDの
FERA Drv.のWSO、WAIへ接続してください。（３系統目使用でも、RDTMのLEMOケー
ブルは抜くは必要ありません。）
Single等対応するシグナルがない場合は、ダミーシグナルで空（もしくはゴミ）
データを流すようにしてます。（event 合わせのため）
(c)は、GR FP Timing 、LAS FP Timing に変更することもできます。
I) 設定基本ファイル
I-1) Main Trigger
a) module の初期化
frc03> triginit
この後、 7（GR+LAS+SSD）を選択してください。
この初期設定で FERA １系統用の初期化がされています。
II)Trigger 条件変更
以下のコマンドは CAMAC function による設定変更のみと、FPGA のダウンロード
を伴うものとあります。電源を落した際、あるいは、切り替えの際には I-1) を
行ってください。
glc_p2p, glc_std モードでは、GR Single Sampling, LAS Single Sampling,
coincidence width を変えることができます。（(III)参照)）
II-1）SSD Test(SSD self trigger)
回路間のCable接続はすんでいるものと前提してます。
これは、SSD 単体チェック用で、実際の GR との COIN を取る際と SSD のロジッ
クデレイが変わることに注意。
Trigger 条件: SSD全取り(GR FP event は無視する)
frc03> glc_test
これは FPGA のダウンロードも別の物(GR+SSD用)を使っているので標準に戻すと
きは
frc03> glc_std_d
を使うか、I-1)を行ってください。
II-2）標準設定（通常のデータ取得モード）
Trigger 条件: GR&LAS COIN + GR Single Sampling + LAS Single Sampling
defaults では、Single Sampling は全捨て。
II-2-1）CAMAC functionによる設定変更のみ
II-3,4)から標準設定に戻すときなど。
frc03> glc_std
II-2-2）FPGA ダウンロード込み
II-1)から標準設定に戻すときなど。
frc03> glc_std_d
II-3) GR Single（SSDデータあり）全取り
SSD FERA(3351)は SSD があるときは SSD の Timing で Gate が出ます。
LAS の空（ゴミ）データも流れます。
Trigger 条件: GR&LAS COIN + GR Single（全取り）
frc03> glc_grc
これを標準設定に戻すには II-2-1）
frc03> glc_std
を行ってください。
II-4) p2p Only (SSD のデータを全く取らない時)
SSDのケーブルが繋がっていない時などで、SSD のデータを取得しません。
（流れるデータは、0）の(a),(b),(d),(e)の４系統のみ。）
Trigger 条件: GR&LAS COIN + GR Single Sampling + LAS Single Sampling
defaults では、Single Sampling は全捨て。
frc03> glc_p2p
これを標準設定に戻すには II-2-1）
frc03> glc_std
を行ってください。
（注意）
triginit で 6. GR+LAS を選択しても同様のデータが得られますが、ダウンロー
ドファイルが違うため gate の Timing が若干異ります。また、scaler output
の order も異ります。同じ実験であれば、glc_p2p で取得することをお勧めしま
す。
III) trigcheck
DAQ の設定が済んでいれば、
kasuga1> trigcheck
で、trigger 条件 確認出来ます。
定義が通常と異ってるので注意してください。
定義されたコマンド以外を使う場合は III-4) を読んでください。
III-1) SSD Test(SSD self trigger)の場合の返り値
=====
G) GR single sampling rate [0].
L) LAS single sampling rate [1].
2) 2nd level sampling rate [1].
C) Coincidence gate width [23] ~= 25x(23+2) nsec.
p) Trigger pattern 1 2 3 4 5 (plane)
1 1 0 0 0 (1:on 2:off)
III-2) 標準設定（通常のデータ取得モード）の場合の返り値
=====
G) GR single sampling rate [0].
L) LAS single sampling rate [0].
2) 2nd level sampling rate [0].
C) Coincidence gate width [23] ~= 25x(23+2) nsec.
p) Trigger pattern 1 2 3 4 5 (plane)
1 1 1 1 1 (1:on 2:off)
III-3) GR Single（SSDデータあり）全取りの場合の返り値
=====
G) GR single sampling rate [1].
L) LAS single sampling rate [0].
2) 2nd level sampling rate [0].
C) Coincidence gate width [23] ~= 25x(23+2) nsec.
p) Trigger pattern 1 2 3 4 5 (plane)
1 1 1 1 1 (1:on 2:off)
III-4) GR Single（SSDデータあり）全取りの場合の返り値
=====
G) GR single sampling rate [0].
L) LAS single sampling rate [0].
2) 2nd level sampling rate [0].
C) Coincidence gate width [23] ~= 25x(23+2) nsec.
p) Trigger pattern 1 2 3 4 5 (plane)
1 1 1 1 1 (1:on 2:off)
IV) Busy について
SSD FERA系については、"Rear LAS C OUT"とテプラの張ってある ECL-NIM に以下
の Output(1から始まります)があります。
便宜上、3351と記した方がこの場合使っている FERA系 です。
1ch目 SSD FERE2 GAte Input (Not used)
2ch目 SSD FERE2 FCET Trigger (Not used)
3ch目 SSD FERE2 Fast Clear (Not used)
4ch目 SSD OR
5ch目 SSD Single event(for test)
6ch目 SSD event(for IPR ch#7)
7ch目 GR FP & SSD COIN event
8ch目 SSD 3351 Fast Clear Delay Gate
9ch目 SSD 3351 GAte Input
10ch目 SSD 3351 FCET Trigger
11ch目 SSD 3351 Fast Clear
*13ch目 SSD FERE2 Busy (Not used)
*15ch目 SSD 3351 Busy
*16ch目 (SSD FERE2 Busy) OR (SSD 3351 Busy)
となっています。トラブルの際は*のチャンネルの信号などを確認して下さい。
（補足）
１：glc_grcでは、Input Register の 7ch目をSSDイベント(Test only)としている。
２：このモジュールは、GR台車パネルからみて右から２つ目のラックの上から３
つ目の NIM クレートの左から３ステーション目（右隣に"RearGR D OUT"がある）
V) 変更できるTrigger条件について(trigsetupの中身)
V-1) Main Trigger
a) grc で変更できるもの(*がtrigsetup内にあるもの)
*(A)GR single sampling :nfa 14 16 1 K
*(B)LAS single sampling :nfa 14 16 2 M
*(C)2nd level sampling :nfa 15 16 1 N
(D)coincidence delay :nfa 14 17 0 I
*(E)coincidence gate :nfa 14 17 1 J
3. 変更（CAMAC Fanction）
(A)GR single sampling
frc03> nfa 14 16 1 K
（読みだし : frc03> nfa 14 0 1 ）
K : GR-Single Event Sampling 1/K (K < 2^16)
全取り込み : K = 1
1/K 間引き : K
全捨て : K = 0
(B)LAS single sampling
frc03> nfa 14 16 2 M
（読みだし : frc03> nfa 14 0 2 ）
M : LAS-Single Event Sampling 1/M (M < 2^16)
全取り込み : M = 1
1/M 間引き : M
全捨て : M = 0
(C)2nd level sampling
frc03> nfa 15 16 1 N
（読みだし : frc03> nfa 15 0 1 ）
N : 2nd level Event Sampling 1/N (N < 2^16)
全取り込み : N = 1
1/N 間引き : N
全2nd level : N = 0
（注）coincidence gate and delay
GR FP : -----+ +------------------------
|_|
COIN gate : ---------------+ +-------
: |____________|
: : :
:<-delay->:<---gate--->:
(D)coincidence delay (I < 2^6 or 2^8)
frc03> nfa 14 17 0 I
（読みだし frc03> nfa 14 1 0 ）
これで、GR FP signal に対して約 25 x (I + 2) ns delay
して、coincidence gate が立ちます。（当然、I < 0
にはできない。）たとえば、
frc03> nfa 14 17 0 6
なら、約200ns delayです。
ただし、I=0のときだけは、GR FP signal に対して立ち下がりの揺
れはないが、I > 0 では、25 ns の幅で立ち下がりがジッターする。
(E)coincidence gate (J < 2^6 or 2^8)
frc03> nfa 14 17 1 J
（読みだし frc03> nfa 14 1 1 ）
これで、（確実にCoinの取れるgateは）約 25 x (J + 2) ns
の幅で開きます。たとえば、
frc03> nfa 14 17 1 38
なら、gate 幅は、約1.0 micro sec です。
立ち上がりは25 ns の幅でジッターするので、立ち上がり付近では
COINしたり、しなかったりするtimingのものがある。
#/home/hidetomo/dec_hide/RCNP/FPGA/Manuals/Maintrig/glc_2f_memo
GLC Trigger 回路メモ
GLC(GR + LAS + another(ex.decay) event)
0) 序
ここで another detector は便宜上 SSD と呼んでます。
Trigger 条件は (GR FP)&(LAS FPP) COIN 、
かつ、GR Single の Sampling と LAS Single の Sampling
を取れます。
（SSD は Trigger 条件には参加してません）
このマニュアルは SSD 用の FERA 系が２つの場合です。
外付け FERA を１系統の場合は glc_memo を参照してください。
データは、以下の６系統。（: Gate の Timing）
(a)GR FERA(FERET) : GR FP Timing (SSD TDCも含みます)
(b)GR 3377 : GR FP Timing
(c)SSD FERA : GR Timing
(d)SSD FERA(3351) : SSD Timing
(e)LAS FERA(FERET): LAS FP Timing
(f)LAS 3377 : LAS FP Timing
(c,d)について、ハード的にはLeCroy Mem の３系統目（RDTM用と差し換え）と４
系統目のを使用してください。３系統目はWSO(A),WAI(A)のタグがある LEMO ケー
ブルを、４系統目はWSO(B),WAI(B)のタグがあるケーブルを SSD の FERA Drv.の
WSO、WAIへ接続してください。（３系統目使用でも、RDTMのLEMOケー
ブルは抜くは必要ありません。）
Single等対応するシグナルがない場合は、ダミーシグナルで空（もしくはゴミ）
データを流すようにしてます。（event 合わせのため）
(c,d)は、GR FP Timing 、LAS FP Timing に変更することもできます。
I) 設定基本ファイル
I-1) Main Trigger
a) module の初期化
frc03> triginit
この後、 7（GR+LAS+SSD）を選択してください。
この初期設定は FERA １系統用なのでこの後、II-2-1)の
frc03> glc_2f_std
を行ってください。
II)Trigger 条件変更
以下のコマンドは CAMAC function による設定変更のみと、FPGA のダウンロード
を伴うものとあります。電源を落した際、あるいは、切り替えの際には I-1) を
行ってください。
glc_2f_p2p, glc_2f_std モードでは、GR Single Sampling, LAS Single Sampling,
coincidence width を変えることができます。（(III)参照)）
II-1）SSD Test(SSD self trigger)
回路間のCable接続はすんでいるものと前提してます。
これは、SSD 単体チェック用で、実際の GR との COIN を取る際と SSD のロジッ
クデレイが変わることに注意。
Trigger 条件: SSD全取り(GR FP event は無視する)
frc03> glc_2f_test
これは FPGA のダウンロードも別の物(GR+SSD用)を使っているので標準に戻すと
きは
frc03> glc_2f_std_d
を使うか、I-1)を行ってください。
II-2）標準設定（通常のデータ取得モード）
Trigger 条件: GR&LAS COIN + GR Single Sampling + LAS Single Sampling
defaults では、Single Sampling は全捨て。
II-2-1）CAMAC functionによる設定変更のみ
II-3,4)から標準設定に戻すときなど。
frc03> glc_2f_std
II-2-2）FPGA ダウンロード込み
II-1)から標準設定に戻すときなど。
frc03> glc_2f_std_d
II-3) GR Single（SSDデータあり）全取り
SSD FERA(3351)は SSD があるときは SSD の Timing で Gate が出ます。
LAS の空（ゴミ）データも流れます。
Trigger 条件: GR&LAS COIN + GR Single（全取り）
frc03> glc_2f_grc
これを標準設定に戻すには II-2-1）
frc03> glc_2f_std
を行ってください。
II-4) p2p Only (SSD のデータを全く取らない時)
SSDのケーブルが繋がっていない時などで、SSD のデータを取得しません。
（流れるデータは、0）の(a),(b),(d),(e)の４系統のみ。）
Trigger 条件: GR&LAS COIN + GR Single Sampling + LAS Single Sampling
defaults では、Single Sampling は全捨て。
frc03> glc_2f_p2p
これを標準設定に戻すには II-2-1）
frc03> glc_2f_std
を行ってください。
（注意）
triginit で 6. GR+LAS を選択しても同様のデータが得られますが、ダウンロー
ドファイルが違うため gate の Timing が若干異ります。また、scaler output
の order も異ります。同じ実験であれば、glc_2f_p2p で取得することをお勧めしま
す。
III) trigcheck
DAQ の設定が済んでいれば、
kasuga1> trigcheck
で、trigger 条件 確認出来ます。
定義が通常と異ってるので注意してください。
定義されたコマンド以外を使う場合は III-4) を読んでください。
III-1) SSD Test(SSD self trigger)の場合の返り値
=====
G) GR single sampling rate [0].
L) LAS single sampling rate [1].
2) 2nd level sampling rate [1].
C) Coincidence gate width [23] ~= 25x(23+2) nsec.
p) Trigger pattern 1 2 3 4 5 (plane)
1 1 0 0 0 (1:on 2:off)
III-2) 標準設定（通常のデータ取得モード）の場合の返り値
=====
G) GR single sampling rate [0].
L) LAS single sampling rate [0].
2) 2nd level sampling rate [0].
C) Coincidence gate width [23] ~= 25x(23+2) nsec.
p) Trigger pattern 1 2 3 4 5 (plane)
1 1 1 1 1 (1:on 2:off)
III-3) GR Single（SSDデータあり）全取りの場合の返り値
=====
G) GR single sampling rate [1].
L) LAS single sampling rate [0].
2) 2nd level sampling rate [0].
C) Coincidence gate width [23] ~= 25x(23+2) nsec.
p) Trigger pattern 1 2 3 4 5 (plane)
1 1 1 1 1 (1:on 2:off)
III-4) GR Single（SSDデータあり）全取りの場合の返り値
=====
G) GR single sampling rate [0].
L) LAS single sampling rate [0].
2) 2nd level sampling rate [0].
C) Coincidence gate width [23] ~= 25x(23+2) nsec.
p) Trigger pattern 1 2 3 4 5 (plane)
1 1 1 1 1 (1:on 2:off)
IV) Busy について
SSD FERA系については、"Rear LAS C OUT"とテプラの張ってある ECL-NIM に以下
の Output(1から始まります)があります。
便宜上、3351と記した方がこの場合使っている FERA系 です。
1ch目 SSD FERE2 GAte Input (Not used)
2ch目 SSD FERE2 FCET Trigger (Not used)
3ch目 SSD FERE2 Fast Clear (Not used)
4ch目 SSD OR
5ch目 SSD Single event(for test)
6ch目 SSD event(for IPR ch#7)
7ch目 GR FP & SSD COIN event
8ch目 SSD 3351 Fast Clear Delay Gate
9ch目 SSD 3351 GAte Input
10ch目 SSD 3351 FCET Trigger
11ch目 SSD 3351 Fast Clear
*13ch目 SSD FERE2 Busy (Not used)
*15ch目 SSD 3351 Busy
*16ch目 (SSD FERE2 Busy) OR (SSD 3351 Busy)
となっています。トラブルの際は*のチャンネルの信号などを確認して下さい。
（補足）
１：glc_2f_grcでは、Input Register の 7ch目をSSDイベント(Test only)としている。
２：このモジュールは、GR台車パネルからみて右から２つ目のラックの上から３
つ目の NIM クレートの左から３ステーション目（右隣に"RearGR D OUT"がある）
V) 変更できるTrigger条件について(trigsetupの中身)
V-1) Main Trigger
a) grc で変更できるもの(*がtrigsetup内にあるもの)
*(A)GR single sampling :nfa 14 16 1 K
*(B)LAS single sampling :nfa 14 16 2 M
*(C)2nd level sampling :nfa 15 16 1 N
(D)coincidence delay :nfa 14 17 0 I
*(E)coincidence gate :nfa 14 17 1 J
3. 変更（CAMAC Fanction）
(A)GR single sampling
frc03> nfa 14 16 1 K
（読みだし : frc03> nfa 14 0 1 ）
K : GR-Single Event Sampling 1/K (K < 2^16)
全取り込み : K = 1
1/K 間引き : K
全捨て : K = 0
(B)LAS single sampling
frc03> nfa 14 16 2 M
（読みだし : frc03> nfa 14 0 2 ）
M : LAS-Single Event Sampling 1/M (M < 2^16)
全取り込み : M = 1
1/M 間引き : M
全捨て : M = 0
(C)2nd level sampling
frc03> nfa 15 16 1 N
（読みだし : frc03> nfa 15 0 1 ）
N : 2nd level Event Sampling 1/N (N < 2^16)
全取り込み : N = 1
1/N 間引き : N
全2nd level : N = 0
（注）coincidence gate and delay
GR FP : -----+ +------------------------
|_|
COIN gate : ---------------+ +-------
: |____________|
: : :
:<-delay->:<---gate--->:
(D)coincidence delay (I < 2^6 or 2^8)
frc03> nfa 14 17 0 I
（読みだし frc03> nfa 14 1 0 ）
これで、GR FP signal に対して約 25 x (I + 2) ns delay
して、coincidence gate が立ちます。（当然、I < 0
にはできない。）たとえば、
frc03> nfa 14 17 0 6
なら、約200ns delayです。
ただし、I=0のときだけは、GR FP signal に対して立ち下がりの揺
れはないが、I > 0 では、25 ns の幅で立ち下がりがジッターする。
(E)coincidence gate (J < 2^6 or 2^8)
frc03> nfa 14 17 1 J
（読みだし frc03> nfa 14 1 1 ）
これで、（確実にCoinの取れるgateは）約 25 x (J + 2) ns
の幅で開きます。たとえば、
frc03> nfa 14 17 1 38
なら、gate 幅は、約1.0 micro sec です。
立ち上がりは25 ns の幅でジッターするので、立ち上がり付近では
COINしたり、しなかったりするtimingのものがある。
〜COLOR CHECK〜 色、色々
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