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# 報告 : TPC 読み出し回路 仕様検討TF（short term 開発基板）
## 1. 経緯
この Task Force (TF) に参加した実験グループは、 LEPS2 solenoid、RIビーム散乱用、SPiRIT、J-PARC HypTPC、CAT Collaboration、ELPH KNscattering測定（仮）、J-PARC E16＆E88、MAIKo の8グループであった。
このうち J-PARC E16＆E88 は TPC ではなく GEM tracker や HBD の読み出しを目的としており、その他は TPC 読み出し回路の開発が目的であった。 いずれの実験もガス検出器を使用しており、検出器に直接接続する高集積度・高速読み出しの回路の開発を必要としている。 開発仕様の共通点を見出し、基板機能の仕様を策定することがこの TF の目標である。
TPC の読み出し回路として **AGET** を用いたシステムが SPiRIT や J-PARC HypTPC で使われてきたが、開発が終了し代替基板が必要である。 J-PARC E16＆E88 グループも早急に読み出し回路を必要としているため、既存の ASIC チップを用いて数年以内に回路開発を行う必要性を確認した。
一方、次世代の ASIC チップを日本国内で開発することも重要であり、本 TF では既存 ASIC を用いた短期開発（short term）と新規 ASIC 開発を視野に入れた長期開発（long term）の2つに目標を分けることを合意した。 short term 開発での議論を踏まえ、long term 開発の基板仕様決定を行うこととした。
short term 開発については、
の8回のオンラインミーティングで議論を行った。 このうち9月9日は、候補 ASIC である **SAMPA** を BNL sPHENIX 実験で実際に使用している坂口貴男氏に講演を依頼した。
本報告書では、short term 開発基板の **ハードウェア** および **FPGA 機能仕様** についてまとめる。
## 2. 基板機能の仕様（ハードウェアと I/O）
### 概要
| 項目 | 内容 |
| ------ | ------ |
| ボードサイズ | 75 mm × 150 (+α) mm × 13.4 mm (SFP厚程度) |
| 備考 | 光ファイバー直線部分に合わせて +α 伸ばす。切り欠き形状。電源部分は別基板 (J-PARC E16 放射線耐性)。 |
| ASIC chip | SAMPA V4 |
| チャンネル数/ボード | 128 ch（放電保護回路を基板上に実装） |
| 検出器信号入力コネクタ | SAMTEC SEAF-30-01-L-06-1-RA-K-TR または 0.5 mm pitch |
| データリンク | SFP+ ×2（高速SerDes×1、汎用IO×1） |
| 通信規格 | TCP |
| トリガーIF | LVDS（40 MHz の倍数？） |
| トリガー生成用データパス | 有（SAMPA 1 chip あたり 1–2 ch） |
| データリンク速度 | 約1–1.25 Gbps 程度 |
| 汎用IO | LVDS, 入出力合計16 ch, 34PIN ハーフピッチ |
| 消費電力 | 約10 W/ボード |
| 冷却方法 | E16：水冷、その他：空冷 |
| 放射線耐性 | $10^{10}$–$10^{12}$ n/cm², 約kGy（J-PARC E16） |
| 運用形態 | E16：トリガーレス対応、他：トリガー型 |
| L1トリガー遅延 | 約9.6 µs (=192 samples @ 20 Msps) |
| BUSY 長 | 100 µs より小 |
| トリガーレス時 | 最大13 Gbps（128 ch）・圧縮で半減予定 |
基板サイズは J-PARC E16 実験の設置スペース制約より 75 × 150 mm 以下とし、電源部は交換可能な別基板とする。 入力コネクタは高密度実装のため、sPHENIX の SAMPA FEE で使用される **SAMTEC SEAF** または RD51 Hybrid Card (VMM3) で使用される **HIROSE FX10A-140S14-SV** を想定。 各グループは検出器に合わせ変換基板を用意する。
## 3. FPGA 機能仕様
### 3.1 SAMPA アナログフロント部
| 整形時間 (ns) | ゲイン (mV/fC) | 電荷測定範囲 (fC) |
| --------------- | ---------------- | -------------------- |
| 160 | 30 | 67 |
| 160 | 20 | 100 |
| 300 | 4 | 500 |
4チップで構成されるSAMPAの設定（極性・整形時間・ゲイン）は共通とする。 極性はジャンパピンまたはスイッチで選択、ゲイン・整形時間はFPGA制御を想定。 SAMPA内蔵I²Cレジスタは任意の read/write が可能。
### 3.2 SAMPAの動作モード
| モード | トリガー | 連続読み出し | 5 Msps | 10 Msps | 20 Msps | 入出力遅延 |
| -------- | ----------- | --------------- | ---------- | ---------- | ---------- | ------------- |
| DSP | ○ | ○ | ○ | ○ | ○ | 長い ($>$time window) |
| DAS | (FPGA対応) | ○ | ○ | ○ | × | 短い (100–200 ns) |
FPGAではDSP・DAS両モードに対応するため、SAMPA 1 chip の 11 Elink × 4 = 44 link を全て接続する。 リソースが足りない場合は別ファームウェアで対応。
#### DSP mode 外部または内部周期トリガーで動作し、波形処理をSAMPA内で実行。 time window長は10bitレジスタ`TWLEN[9:0]`で設定可能。 20 Msps動作時に使用。
#### DAS mode ADCデータを直接出力。外部トリガ生成やFPGA/GPU信号処理に適す。
### 3.3 設計上の検討事項まとめ
$$128 ch × 10 b × 600 samples ≈ 768 Kb$$ → 1 GbEで約800 µs、1 kHz rate可能
### 3.4 FPGA User IO 要求
| 用途 | 規格 | ピン数概要 |
| ------ | ------ | ------------- |
| SAMPA Elink関連 | SLVS | 11×2×4=88 |
| hb_trg / trg / bx_sync_trg | SLVS | 各×2×4 |
| clkSOin | SLVS | 1×2×4=8 |
| I2C / POL / CTS / CG | LVCMOS 1.2 V | 約15 pins |
| clk_config | LVCMOS 1.2 V | 7 |
| 汎用I/O | LVDS | 16×2=32 |
| SFP+制御 | LVCMOS 3.3 V | I²C, LED 各×2 |
| MIKUMARI IF | LVDS | TX/RX 各×2 |
| Flash/EEPROM | LVCMOS | 各4本前後 |
| 合計 | 差動144, シングル46 |
### 3.5 FPGA候補デバイス
SLVS対応・10 GbE SerDes搭載FPGAとして以下を検討：
| Vendor | Family | 10 G | SLVS TX | SLVS RX | 備考 |
| --------- | --------- | ------- | ---------- | ---------- | ------ |
| AMD-Xilinx | Artix Ultrascale+ | ○ | LVDS/DIFF_HSTL | ○ | 候補主力 |
| AMD-Xilinx | Kintex-7 | −2 FF | LVDS | PPDS(VCIM = 200 mV) | 高価 |
| Intel | Cyclone 10GX | ○ | LVDS/DIFF_HSTL | LVDS (<700 Mbps) | |
| Lattice | CertusPro-NX | −9 | ○ | ○ | IO数が少ない |
| Microchip | PolarFire | ○ | △ | ○ | 耐放射線 1 kGy 級 |
Efinix Titanium は当時（2022 年11 月）高速 SerDes 未実装のため除外。
## 4. まとめ
本報告では、TF で議論された短期開発用 TPC 読み出し基板の **ハードウェア仕様** および **FPGA機能仕様** を整理した。 次のステップとして、電源系・JTAG拡張・ファームウェア設計（1 GbE→10 GbE対応）を含む具体的な設計作業を進める予定である。