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WG1 / TF3.2 / SAMPA v4チップを使った読み出し回路開発†

メンバー†

• 磯部忠昭 (代表, 理研RNC)
• 高橋智則 (副代表, 阪大RCNP)
• 長房俊之介 (京大)
• 遠藤史隆 (理研RNC)
• 池野正弘 (阪大RCNP)
• 本多良太郎 (KEK IPNS)
• 馬場秀忠 (理研RNC)
• 小林信之 (阪大RCNP)
• Sun Young Ryu (阪大RCNP)
• 大田晋輔 (阪大RCNP)
• 早川修平 (東北大)

実施期間†

2022年12月01日 - 2025年12月31日

概要および目的†

• SAMPA v4 chipが載った基板(SAMIDARE)を作る
• 回路を動かすための初期FWの開発
• 性能評価（検出器有無両方）

TF作業歴†

• 2022年夏 TPC読み出し用回路検討TF
• 2022年末 SAMPAチップを購入
• 2023年冬～秋 SAMIDARE v1設計・開発 (Nagafusa、Ikeno)
• 2023年末 SAMIDARE v1 3枚納品
• 2024年冬～2024年秋 DASモード読み出し用FW開発 (Nagafusa)
• 2024年秋～2025年冬 セルフトリガー実装FW開発 (Santonastaso)
• 2025年春～秋 Mini TPCを用いたαソース試験 (Endo、Santonastaso)
• 2025年秋 マスプロダクション 40枚弱

機能・特徴†

SAMPA ASIC 4 個を搭載しており、最大20MHz のサンプリング周波数で計128ch の信号入力が可能。 SAMPA ASIC 内で信号整形、ADCを行う。 広帯域データリンク(SFP+)を有し、使用するFPGA であるArtix Ultrascale+ の高速トランシーバにより最大10Gbps までの通信が可能。

• 基板サイズ: 180x80mm
• 使用FPGA: AMD Artix Ultrascale+ XCAU15P-1SBVB484
• 整形時間：FPGA から制御可能
• ゲイン: FPGA から制御可能
• 入力信号: FX10A-140S/14-SV(71), 最大128 チャンネル
• データリンク: SFP+
• 汎用IO
  • FX2B-20PA-1.27DSL(71), LVDS 8ch
  • SFP+, MIKUMARI 用
• 入力電源コネクタ: S2P-VH(LF)(SN)
• 電源電圧；+35V