frc08> ferainit_grc
標準との違い: SSD用 TDC の FERA の pedestal を 0に設定。 標準(ferainit_gr)は SSD用 TDC の FERA に入力フラットケーブルが接続されて いないときデータが増えないように有意な値の pedestal 値(0x60)を設定してい る。
次の実験に対して
ferainit_grのコマンドを実行すると標準設定。フラットケーブルを抜かなけれ
ば、そのままでも影響はない。
次の実験に対して
そのままでも基本的に影響はない。ADC データにゴミが入るのを極力避けるなら
戻した方がベター。
次の実験に対して
FPP を使わない限り、そのままでも影響はない。
次の実験に対して
SSD など外付け FERA を使わない限り、そのままでも影響はない。
次の実験に対して
(標準条件では２面目までの選択で）影響しない。
次の実験に対して
通常、何も入っていない BIT で利用してないはずであるが、極力信号を抜いて
不用な BIT が立たないように戻しされているべき。
次の実験に対して
SSDなどの入力信号が抜かれていれば、影響はないが、無駄に１台モジュールを
使うことになるので余分なECL-NIMははずされているべき。
次の実験に対して
表示だけの問題ですが、次の実験に最適化したものか、標準のものにリンクした
方がいいでしょう。frc06に入った後 /home/runctrl/usr/で(loginすると自動で
そこに移動します）、
sca_ord_0.dat -> Sca_order/sca_ord_0_grlas.dat
sca_ord_1.dat -> Sca_order/sca_ord_1_blp.dat
などのようにリンクを張り直してください。（run controlを立ち上げた後に変更し
ても次のランから有効になります。）
GRC Trigger 回路メモ
☆SSD OR は、
テストモード（self trigger）では、ロジックのままMain Trigger 回路へ
通常モードでは、100ns delay を追加する。
☆SSD TDC logic delay:300ns(200ns+100ns)
GRC(GR + another(ex.decay) event)
0) 序
ここで another detector は便宜上 SSD と呼んでます。
Trigger 条件は (GR FP)&(SSD) COIN 、かつ、GR Single を Sampling
して取れますが、 defaults では、GR Single Sampling 1/1、つまり、
GR FP event があれば全取りしています。
このマニュアルは SSD 用の FERA 系が１つの場合です。
外付け FERA を２系統の場合は grc_2f_memo を参照してください。
データは、以下の３系統。（: Gate の Timing）
(a)GR FERA(FERET) : GR FP Timing (SSD TDCも含みます)
(b)GR 3377 : GR FP Timing
(c)SSD FERA(3351) : SSD Timing
(c)について、ハード的にはLeCroy Mem の３系統目（RDTM用と差し換え）か４系
統目のを使用してください。３系統目の場合はWSO(A),WAI(A)のタグがある
LEMOケーブルを、４系統目の場合はWSO(B),WAI(B)のタグがあるケーブルをSSDの
FERA Drv.のWSO、WAIへ接続してください。（３系統目使用でも、RDTMのLEMOケー
ブルは抜くは必要ありません。）
(c)は、GR Single のときは、ダミーシグナルで空（もしくはゴミ）データを流す
ようにしてます。（event 合わせのため）
(c)は、GR FP Timing に変更することもできます。
I) 設定基本ファイル
I-1) Main Trigger
a) module の初期化
frc03> triginit
この後、 2（ GR+another event(SSD)）を選択してください。
この初期設定で FERA １系統用の初期化がされています。
I-2) GR FP event の条件変更
trigsetup を用いて Trigger pattern を変えられますが、配線の変更により、
GR plane 2: 2面目MT後（標準）
GR plane 3: 2面目MT後 と 3面目片側 の OR
GR plane 4: 3面目片側
=====
I-2-1) trigsetup後（標準）
G) GR single sampling rate [0].
L) LAS single sampling rate [0].
2) 2nd level sampling rate [1].
C) Coincidence gate width [18] ~= 25x(18+2) nsec.
p) Trigger pattern 1 2 3 4 5 (plane)
1 1 0 0 0 (1:on 2:off)
I-2-2) E308 仕様 trigsetup後
...
p) Trigger pattern 1 2 3 4 5 (plane)
1 0 1 0 0 (1:on 2:off)
II)Trigger 条件変更
以下のコマンドは CAMAC function による設定変更で、FPGA のダウンロードは行っ
ていません。電源を落した際、あるいは、実験切り替えの際には I-1) を行って
ください。
II-1）SSD Test(SSD self trigger)
回路間のCable接続はすんでいるものと前提してます。
これは、SSD 単体チェック用で、実際の GR との COIN を取る際と SSD のロジッ
クデレイが変わることに注意。
Trigger 条件: SSD全取り(GR FP event は無視する)
frc03> grc_test
II-2）標準設定（通常のデータ取得モード）
Trigger 条件: GR&SSD COIN + GR Single全取り
frc03> grc_std
II-3) GR Single(SSD のデータを全く取らない時)
SSDのケーブルが繋がっていない時などで、SSD のデータを取得しません。
（流れるデータは、0）の(a),(b)の２系統のみ。）
Trigger 条件: GR FP 全取り
frc03> grc_sngl
（注意）
triginit で 1. GR single を選択しても同様のデータが得られますが、ダウンロー
ドファイルが違うため gate の Timing が若干異ります。また、scaler output
の order も異ります。同じ実験であれば、grc_sngl で Single を取得すること
をお勧めします。
III) trigcheck
DAQ の設定が済んでいれば、
kasuga1> trigcheck
で、trigger 条件 確認出来ます。
定義が通常と異ってるので注意してください。
定義されたコマンド以外を使う場合は III-4) を読んでください。
III-1) SSD Test(SSD self trigger)の場合の返り値
=====
G) GR single sampling rate [0].
L) LAS single sampling rate [1].
2) 2nd level sampling rate [1].
C) Coincidence gate width [18] ~= 25x(18+2) nsec.
p) Trigger pattern 1 2 3 4 5 (plane)
1 1 0 0 0 (1:on 2:off)
III-2) 標準設定（通常のデータ取得モード）の場合の返り値
=====
G) GR single sampling rate [0].
L) LAS single sampling rate [0].
2) 2nd level sampling rate [1].
C) Coincidence gate width [18] ~= 25x(18+2) nsec.
p) Trigger pattern 1 2 3 4 5 (plane)
1 1 0 0 0 (1:on 2:off)
III-3) GR Single(SSD のデータを全く取らない時)の場合の返り値
この場合、III-4)の変更とは違い、SSD FERA系を動かさないようにしています。
=====
G) GR single sampling rate [1].
L) LAS single sampling rate [0].
2) 2nd level sampling rate [0].
C) Coincidence gate width [18] ~= 25x(18+2) nsec.
p) Trigger pattern 1 2 3 4 5 (plane)
1 1 0 0 0 (1:on 2:off)
III-4) 上記以外の設定時の注意
＜特に以下の場合＞
通常、そういう取り方しませんが、SSD も取りつつ、GR Single の Sampling を
行いたい場合は、
2) 2nd level sampling rate
の ratio を変更してください。 例えば、これを [3] にすると、
"GR&SSD COIN" と "GR Single の 1/3" が取得データになります。
これではなく、
G) GR single sampling rate
の方は、GR FP 優先となり、これを [1] にすると、GR FP event 全取りになり、
SSDの方もデータが流れますが、SSD FERA系も GR FP Timingになってしまいます。
また、これを [5] にすると
"GR FP(Singleかの判断前) 1/5" と "残りの 4/5 のうち GR&COIN"が取得データ
になります。この場合、SSD FERA系は前者がGR FP Timing、後者が SSD timing
になります。
IV) Busy について
SSD FERA系については、"Rear LAS C OUT"とテプラの張ってある ECL-NIM に以下
の Output(1から始まります)があります。
便宜上、3351と記した方がこの場合使っている FERA系 です。
1ch目 SSD FERE2 GAte Input (Not used)
2ch目 SSD FERE2 FCET Trigger (Not used)
3ch目 SSD FERE2 Fast Clear (Not used)
4ch目 SSD OR
5ch目 SSD Single event(for test)
6ch目 SSD event(for IPR ch#7)
7ch目 GR FP & SSD COIN event
8ch目 SSD 3351 Fast Clear Delay Gate
9ch目 SSD 3351 GAte Input
10ch目 SSD 3351 FCET Trigger
11ch目 SSD 3351 Fast Clear
*13ch目 SSD FERE2 Busy (Not used)
*15ch目 SSD 3351 Busy
*16ch目 (SSD FERE2 Busy) OR (SSD 3351 Busy)
となっています。トラブルの際は*のチャンネルの信号などを確認して下さい。
（補足）
１：grcでは、Input Register の 7ch目をSSDイベント(Test only)としている。
２：このモジュールは、GR台車パネルからみて右から２つ目のラックの上から３
つ目の NIM クレートの左から３ステーション目（右隣に"RearGR D OUT"がある）
V) 変更できるTrigger条件について(trigsetupの中身)
（注意）GR + LAS と異なるので注意。
V-1) Main Trigger
a) grc で変更できるもの(*がtrigsetup内にあるもの)
*(A)GR single sampling :nfa 14 16 1 K
*(B)SSD single sampling :nfa 14 16 2 M
*(C)2nd level sampling :nfa 15 16 1 N
(D)coincidence delay :nfa 14 17 0 I
*(E)coincidence gate :nfa 14 17 1 J
3. 変更（CAMAC Fanction）
(A)GR single sampling
frc03> nfa 14 16 1 K
（読みだし : frc03> nfa 14 0 1 ）
K : GR-Single Event Sampling 1/K (K < 2^16)
全取り込み : K = 1
1/K 間引き : K
全捨て : K = 0
(B)LAS single sampling
frc03> nfa 14 16 2 M
（読みだし : frc03> nfa 14 0 2 ）
M : LAS-Single Event Sampling 1/M (M < 2^16)
全取り込み : M = 1
1/M 間引き : M
全捨て : M = 0
(C)2nd level sampling
frc03> nfa 15 16 1 N
（読みだし : frc03> nfa 15 0 1 ）
N : 2nd level Event Sampling 1/N (N < 2^16)
全取り込み : N = 1
1/N 間引き : N
全2nd level : N = 0
（注）coincidence gate and delay
GR FP : -----+ +------------------------
|_|
COIN gate : ---------------+ +-------
: |____________|
: : :
:<-delay->:<---gate--->:
(D)coincidence delay (I < 2^6 or 2^8)
frc03> nfa 14 17 0 I
（読みだし frc03> nfa 14 1 0 ）
これで、GR FP signal に対して約 25 x (I + 2) ns delay
して、coincidence gate が立ちます。（当然、I < 0
にはできない。）たとえば、
frc03> nfa 14 17 0 6
なら、約200ns delayです。
ただし、I=0のときだけは、GR FP signal に対して立ち下がりの揺
れはないが、I > 0 では、25 ns の幅で立ち下がりがジッターする。
(E)coincidence gate (J < 2^6 or 2^8)
frc03> nfa 14 17 1 J
（読みだし frc03> nfa 14 1 1 ）
これで、（確実にCoinの取れるgateは）約 25 x (J + 2) ns
の幅で開きます。たとえば、
frc03> nfa 14 17 1 38
なら、gate 幅は、約1.0 micro sec です。
立ち上がりは25 ns の幅でジッターするので、立ち上がり付近では
COINしたり、しなかったりするtimingのものがある。
I) 3351 設定ファイル frc02 と3351を入れているクレートコントローラーが繋がっていることを確認して ください。 また、とりあえずは、home の下の E308 で実行してください。 I-1)コマンド(frc02上) frc02> cd ~/E308 frc02> ./init3351 I-2) init3351:シェルスクリプトの中身 1; ./nfaloop 3351init.dat 2; ./nfaloop 3351pede.dat 3; 4; Xilinxload 1 14 /export/home/quser/E308/fcet_3351_2.bit -s 5; 6; nfa 14 9 0 1 7; nfa 14 16 1 0xdddd 1 8; nfa 14 0 0 1 9; nfa 14 0 1 1 10; ./nfaloop cfdinit.dat 1: 3351(N=15-18)のイニシャライズ 2: 3351(N=15-18)の threshold と pedestal(offset)値設定 4-9: 3351用 fcet のダウンロードと初期設定 10: CAEN CFD のイニシャライズ(threshold と width 設定) II) a400(S-Amp) 設定ファイル 詳細不明 同様に fc02 の home の下の E308 で実行してください。 II-1)コマンド(frc02上) frc02> cd ~/E308 frc02> ./nfaloop a400_e308.ini
BLP 用Clock 49.8ns ：RF周期（オシロ実測98.6ns）を倍周期にして作成
〜COLOR CHECK〜 色、色々
UNIX netscapeでは、正しく表示できてません。